Registro completo de metadatos
| Campo DC | Valor | Lengua/Idioma |
|---|---|---|
| dc.provenance | SEDICI | - |
| dc.contributor | Villagarcía Wanza, Horacio A. | - |
| dc.creator | Martínez Belot, Luis José Javier | - |
| dc.creator | Leyes, Daniel Alejandro | - |
| dc.date | 2007 | - |
| dc.date.accessioned | 2019-06-19T20:07:59Z | - |
| dc.date.available | 2019-06-19T20:07:59Z | - |
| dc.date.issued | 2007 | - |
| dc.identifier | http://sedici.unlp.edu.ar/handle/10915/3970 | - |
| dc.identifier | http://hdl.handle.net/10915/3970 | - |
| dc.identifier.uri | http://rodna.bn.gov.ar/jspui/handle/bnmm/325508 | - |
| dc.description | En este trabajo de investigación se realizará la descripción de un procesador RISC elemental existente en el mercado en lenguaje VHDL (Very High Speed Integrated Circuit Hardware Description Language), realizando un estudio de tiempo de ejecución de las instrucciones del procesador, análisis del comportamiento y capacidades del mismo mediante la simulación de los módulos descriptos. Una vez obtenida la descripción del microprocesador se efectuará la compilación y síntesis restringida del procesador descrito en un dispositivo de lógica programable de la familia FLEX 10K de ALTERA incluidos en el University Program Design Laboratory Package. Además, se realizará un análisis de tiempos de respuesta del procesador, espacio físico utilizado en el dispositivo y eficiencia del mismo, que permita obtener una medición de la fidelidad del procesador descrito. Desarrollos propuestos - Descripción de un procesador RISC en lenguaje VHDL. - Efectuar simulaciones del procesador descrito analizando su funcionamiento y comportamiento. - Realizar una compilación y síntesis del procesador en un dispositivo de lógica programable. - Analizar los resultados obtenidos en la simulación y en la síntesis del procesador. Resultado esperado Lograr la síntesis en un dispositivo de lógica programable de un procesador elemental descrito en un lenguaje de descripción de hardware. | - |
| dc.description | Facultad de Informática | - |
| dc.format | application/pdf | - |
| dc.format | 98 p. | - |
| dc.language | spa | - |
| dc.rights | info:eu-repo/semantics/openAccess | - |
| dc.rights | http://creativecommons.org/licenses/by/4.0/ | - |
| dc.rights | Creative Commons Attribution 4.0 International (CC BY 4.0) | - |
| dc.source | reponame:SEDICI (UNLP) | - |
| dc.source | instname:Universidad Nacional de La Plata | - |
| dc.source | instacron:UNLP | - |
| dc.source.uri | http://sedici.unlp.edu.ar/handle/10915/3970 | - |
| dc.source.uri | http://hdl.handle.net/10915/3970 | - |
| dc.subject | Ciencias Informáticas | - |
| dc.subject | aplicaciones informáticas | - |
| dc.subject | arquitectura de software | - |
| dc.title | Descripción VHDL de una arquitectura RISC | - |
| dc.type | info:eu-repo/semantics/bachelorThesis | - |
| dc.type | info:eu-repo/semantics/acceptedVersion | - |
| dc.type | Tesis de grado | - |
| dc.type | info:ar-repo/semantics/tesisDeGrado | - |
| Aparece en las colecciones: | Universidad Nacional de la Plata. SEDICI | |
Ficheros en este ítem:
No hay ficheros asociados a este ítem.